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BT81X (815/6) Advanced EVE Graphics Engine Parallele RGB-Schnittstelle

May 09, 2019

Die RGB-Parallelschnittstelle besteht aus 29 Signalen - DISP, PCLK, VSYNC, HSYNC, DE, jeweils 8 Signalen für R,
G und B.
Eine Reihe von RGB-Registern konfiguriert die LCD-Betriebs- und Zeitparameter.
REG_PCLK ist der PCLK-Teiler. Der Standardwert ist 0, was bedeutet, dass die PCLK-Ausgabe deaktiviert ist. Wann
REG_PCLK ist keine 0 (1-1023), die PCLK-Frequenz kann wie folgt berechnet werden:
PCLK-Frequenz = Systemtaktfrequenz / REG_PCLK
Die Systemtaktfrequenz des BT815 / 6 ist programmierbar. Einige der möglichen PCLK-Frequenzen sind das
BT815 / 6-Unterstützungen sind in Tabelle 4-11 aufgeführt.
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REG_PCLK_POL definiert die Taktpolarität mit 0 für eine positive aktive Taktflanke und 1 für einen negativen Takt
Kante.
REG_CSPREAD steuert den Übergang von RGB-Signalen in Bezug auf die aktive PCLK-Taktflanke. Wann
REG_CSPREAD = 0, R [7: 0], G [7: 0] und B [7: 0] ändern sich nach der aktiven Flanke von PCLK. Wann
REG_CSPREAD = 1, R [7: 0] ändert einen PCLK-Takt früh und B [7: 0] einen PCLK-Takt später, was zu einer Reduzierung beiträgt
das Schaltgeräusch.
REG_DITHER aktiviert das Farbzittern. Diese Option verbessert die Darstellung von Halbtönen auf Displays.
Intern berechnet die Grafik-Engine die Farbwerte mit einer Genauigkeit von 8 Bit. jedoch die LCD-Farbe
mit einer geringeren Genauigkeit ist ausreichend.
REG_OUTBITS gibt die Bitbreite jedes Farbkanals an; Die Standardeinstellung ist 8/8/8 Bit für jede R / G / B-Farbe.
Ein niedrigerer Wert bedeutet, dass für jeden Kanal weniger Bits ausgegeben werden, was ein Dithering auf LCDs mit geringerer Genauigkeit ermöglicht
zeigt.
REG_SWIZZLE steuert die Anordnung der Ausgangsfarbstifte, um der Leiterplatte zu helfen, unterschiedliche LCD zu routen
Panel-Arrangements. Bit 0 des Registers bewirkt, dass die Reihenfolge der Bits in jedem Farbkanal umgekehrt wird.
Die Bits 1-3 steuern die RGB-Reihenfolge. Durch Setzen von Bit 1 werden die Kanäle R und B vertauscht. Das Setzen von Bit 3 erlaubt
Drehung aktiviert werden. Wenn Bit 3 gesetzt ist, wird (R, G, B) nach rechts gedreht, wenn Bit 2 eins ist, oder nach links, wenn Bit 2 null ist.

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REG_HCYCLE, REG_HSIZE, REG_HOFFSET, REG_HSYNC0 und REG_HSYNC1 definieren die LCD-Horizontale
Timings. Jedes Register hat 12 Bits, um einen programmierbaren Bereich von 0-4095 PCLK-Zyklen zu ermöglichen. REG_VCYCLE,
REG_VSIZE, REG_VOFFSET, REG_VSYNC0 und REG_VSYNC1 definieren die vertikalen LCD-Timings. Jeder
Das Register hat 12 Bits, um einen programmierbaren Bereich von 0-4095 Zeilen zu ermöglichen.

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